International Symposium on Circuits and Systems（ISCAS）はIEEEのCircuits and Systems Society（CASS）が主催する回路とシステムに関する世界最大規模の会議であり、また1968年から毎年開催されている歴史ある国際会議である。CASSは回路とシステムの理論、解析、設計、ツール、実装の進歩を促進する主要な組織で、ISCASの目的としては電気工学、電子工学、およびそれに関連する工学の理論と実践の先端技術に関して意見交換、議論を行い、この分野を発展させることである。また、今回はCASSの設立から75周年ということもあり、盛大な催しが開かれていた。
PLL回路はデジタル回路のためのクロック生成などに用いられている回路で、出力信号を分周比Nの分周器でフィードバックし、入力信号と比較することで入力信号のN倍の周波数を生成することができるが、通常のPLLだとNは整数にしかならない。Fractional-N PLLは分周器を複数個に増やし適宜切り替えることでNを少数倍にすることができ、より微妙な周波数を生成できる。しかし、切替えによって生じる量子化ノイズ、および位相ノイズによって、周波数にブレが生じてしまい、それを抑えるためのループフィルタのキャパシタの値、面積が増大してしまうといった問題があった。
本研究では、高速インターフェース等に使用されているMulti-Phase Fractional-N PLLに着目した。従来のものは出力のみを多相に変換して、フィードバック信号は1相だけであるが、今回提案したのはDelay Locked Loop回路（DLL）やリング発振器を使って入出力信号を多相に変換し、多相分の信号を適切な遅延をかけてフィードバックし、その相数分比較するMulti-Phase Fractional-N PLLである。この提案した多相のPLLは、相の数をM相としたとき、入力信号の周波数を実質M倍に増やすことができ、これによりキャパシタの値を1/Mにすることができる。また、従来のPLLと今回提案するキャパシタの値を1/MにしたPLLを実際にICチップとして作成し、比較検証した結果、同等の性能を維持したままループ帯域を上げてループフィルタのキャパシタの値を減少できることを確認した。つまりはアナログ部の面積削減を今回提案するPLLにおいて実現したことを口頭発表した。
上述したような集積回路において重要なアナログ部面積削減という課題についてプロセスを変えることなく、解決できるアイデアを分野の最先端の場で発表することができた。また発表後は消費電力の問題やシミュレーション結果と実測結果の違いについて質問され、英語で議論を行うなど大変貴重な経験を体験できた。私自身英語での発表は初めてであったので不安ではあったが、事前準備をしっかりと行ったため無事発表、質疑応答にはある程度対応することができた。また、他の方の口頭発表やポスターセッションにも参加して知見を深めることができたほか、ランチやディナーパーティー等も開かれており、他の研究者の方々との交流を図ることができた。しかし、英語がまだ不十分だと感じることが多かったため、これからグローバルな観点で研究を行っていけるようにこれからも英語の勉強、集積回路の研究に励んでいきたい。
最後となりますが、本学会の参加にあたり、貴財団に多大なるご支援をいただきましたことを厚く御礼申し上げます。
